文献
J-GLOBAL ID:201102253023207040
整理番号:11A0861102
電子後方散乱回折を用いる三次元チップスタッキング用の銅めっきスルーシリコンビアの構造と粒径の研究
Texture and Grain Size Investigation in the Copper Plated Through-Silicon via for Three-Dimensional Chip Stacking Using Electron Backscattering Diffraction
著者 (5件):
KADOTA Hiroyuki
(Ibaraki Univ., Ibaraki, JPN)
,
KADOTA Hiroyuki
(Hitachi Kyowa Engineering Co., Ltd., Ibaraki, JPN)
,
KANNO Ryuichi
(Hitachi Kyowa Engineering Co., Ltd., Ibaraki, JPN)
,
ITO Masahiko
(Ibaraki Univ., Ibaraki, JPN)
,
ONUKI Jin
(Ibaraki Univ., Ibaraki, JPN)
資料名:
Electrochemical and Solid-State Letters
(Electrochemical and Solid-State Letters)
巻:
14
号:
5
ページ:
D48-D51
発行年:
2011年
JST資料番号:
W1290A
ISSN:
1099-0062
CODEN:
ESLEF6
資料種別:
逐次刊行物 (A)
記事区分:
短報
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)