文献
J-GLOBAL ID:201702217872150046
整理番号:17A1224569
FPGAのSAT/MaxSAT符号化した形式検証問題を解くための手法
An Approach for Solving SAT/MaxSAT-Encoded Formal Verification Problems on FPGA
著者 (2件):
KANAZAWA Kenji
(Division of Information Engineering, Faculty of Engineering, Information and Systems, University of Tsukuba)
,
MARUYAMA Tsutomu
(Division of Intelligent Interaction Technologies, Faculty of Engineering, Information and Systems, University of Tsukuba)
資料名:
IEICE Transactions on Information and Systems (Web)
(IEICE Transactions on Information and Systems (Web))
巻:
E100.D
号:
8
ページ:
1807-1818(J-STAGE)
発行年:
2017年
JST資料番号:
U0469A
ISSN:
1745-1361
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)