文献
J-GLOBAL ID:201702239715934722
整理番号:17A0243044
FPGA上のツリーをベースとしたチェックポインティングアーキテクチャのためのフレームワーク
A Framework for Tree-based Checkpointing Architecture on FPGAs
著者 (4件):
VU Hoang Gia
(Nara Inst. of Sci. and Technol.)
,
TAKAMAEDA-YAMAZAKI Shinya
(Hokkaido Univ.)
,
NAKADA Takashi
(Nara Inst. of Sci. and Technol.)
,
NAKASHIMA Yasuhiko
(Nara Inst. of Sci. and Technol.)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
116
号:
415(VLD2016 70-101)
ページ:
79-84
発行年:
2017年01月16日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)