文献
J-GLOBAL ID:201902223968588767
整理番号:19A1827296
896Kシナプス/MM2を持つ多コア処理インメモリアーキテクチャによる3値ベースのビットスケーラブル,8.80TOPS/W CNN加速器【JST・京大機械翻訳】
A Ternary Based Bit Scalable, 8.80 TOPS/W CNN accelerator with Many-core Processing-in-memory Architecture with 896K synapses/mm2.
著者 (4件):
Okumura Shunsuke
(Renesas Electronics Corporation, Tokyo, Japan)
,
Yabuuchi Makoto
(Renesas Electronics Corporation, Tokyo, Japan)
,
Hijioka Kenichiro
(Renesas Electronics Corporation, Tokyo, Japan)
,
Nose Koichi
(Renesas Electronics Corporation, Tokyo, Japan)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2019
号:
VLSI Circuits
ページ:
C248-C249
発行年:
2019年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)