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J-GLOBAL ID:200901054127165069
Update date: Sep. 29, 2024
Hariyama Masanori
ハリヤマ マサノリ | Hariyama Masanori
Affiliation and department:
Job title:
Professor
Homepage URL (2):
http://db.tohoku.ac.jp/whois/detail/7bec791b67ea6dbe6a79073ec8cc0771.html
,
http://db.tohoku.ac.jp/whois/e_detail/7bec791b67ea6dbe6a79073ec8cc0771.html
Research field (2):
Information theory
, Measurement engineering
Research theme for competitive and other funds (21):
- 2024 - 2028 High-efficiency Heterogeneous Custom Accelerator Foundation for Transformer
- 2021 - 2024 細胞社会は互いのコミュニケーションをどのようにとっているか:複雑系の視点
- 2020 - 2024 Custom Accelerators for Quantum-Annealing-Assisted Material Informatics
- 2021 - 2022 Establishment of Effective Science Education during School Age utilizing Brain Science-based Methods by a Medical Doctor and a Psychologist
- 2018 - 2022 Development of epigenomic markers that enable to perform early assessment and intervention for neurodevelopmental disorders
- 2016 - 2020 Intraoperative planning and navigation based on three-dimensional image processing combining ultrasound and CT
- 2016 - 2018 Development of Highly-reliable and Low-power reconfigurable VLSI Based on Asynchronous architecture and Non-volatile memory
- 2012 - 2016 Development of Heterogeneous-Computing Platform with Custom Accelerators for Embedded HPC Applications
- 2012 - 2015 Development of Surgery Navigation System Based on Real-time Intelligent Image Processing and Augmented Reality
- 2009 - 2011 Low-Power FPGA Based on Fine-grained Autonomous Supply-Voltage Control
- 2005 - 2007 Optimal VLSI Design for a Highly-Safe Intelligent Vehicle Based on a System Integration Theory
- 2004 - 2006 リアルワールド知能システム用超高速ステレオビジョンVLSIプロセッサの開発
- 2001 - 2002 リアルワールド応用低消費電力リコンフィギャラブルVLSIプロセッサの開発
- 2000 - 2002 Development of VLSI Processor Chip Family for Highly-Safe Intelligent Vehicles Based on Optimal Design Mythologies
- 2000 - Reconfigurable Architecture and its applications
- 1997 - 2000 Implementation of a One-Transistor Multiple-Valued Content-Addressalbe Memory and Its Application
- 1998 - 1999 面積・時間積最小化に基づく最高性能知能集積システム用VLSIプロセッサの開発
- 1997 - 1999 Development of a Chip Family for Ultra-Highly-Parallel Multiple-Valued Integrated Circuits and Its Applications
- 1997 - 1999 High-Level Synthesis of High-Performance VLSI Processors for Intelligent Integrated System
- 1993 - Highly-Safe Intelligent Integrated System
- 1993 - Robot Electronics System
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Papers (196):
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Hasitha Muthumala Waidyasooriya, Daisuke Ono, Masanori Hariyama, Michitaka Kameyama. An FPGA Architecture for Text Search Using a Wavelet-Tree-Based Succinct-Data-Structure. International Conference on Parallel and Distributed Processing Techniques and Applications(PDPTA). 2105. 354-359
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下田 貢, 張山 昌論, 鈴木 修司. 肝切除におけるナビゲーションの展開 術中ナビゲーションのための3Dプリンターを用いたプローブアタッチメントの作成と術中超音波画像の3D画像構築の試み. 日本外科系連合学会誌. 2024. 49. 3. 270-270
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Kurusu Hiromi, Hariyama Masanori, Shimoda Mitsugi. Optimal Estimation of Resected Regions Considering Hepatic Veins. Proceedings of the Japan Joint Automatic Control Conference. 2023. 66. 91-93
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下田 貢, 張山 昌論, 鈴木 修司. 急性胆嚢炎診療の進歩、安全に患者を救うためには 急性胆嚢炎は胆嚢亜全摘術施行へのリスクとなる. 日本外科感染症学会雑誌. 2022. 19. 1. 143-143
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下田 貢, 張山 昌論, 鈴木 修司. AIを用いた腹腔鏡下胆嚢摘出術困難症例に対するbailout surgeryの術式選択の可能性. 日本外科学会定期学術集会抄録集. 2022. 122回. SF-5
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MISC (106):
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下田 貢, 張山 昌論, 大城 幸雄, 鈴木 修司. 最新の画像技術と手術 3D-CTシミュレーションから超音波3D画像を用いたナビゲーションシステムの構築. 日本外科系連合学会誌. 2019. 44. 3. 427-427
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下田 貢, 張山 昌論, 鈴木 修司. 術前肝機能を考慮した最適肝切除領域自動抽出ソフトウエアの開発. 日本外科学会定期学術集会抄録集. 2018. 118回. 1656-1656
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下田貢, 張山昌論, 鈴木修司. 術前肝機能を考慮した最適肝切除領域自動抽出ソフトウエアの開発. 日本外科学会定期学術集会(Web). 2018. 118th. ROMBUNNO.PS-035-3 (WEB ONLY)-1656
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OpenCL-Based FPGA Platform for FDTD Computation. 2016. 116. 56. 17-20
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Evaluation of an OpenCL-Based FPGA Accelerator for Phase-Only Correlation. 2016. 116. 53. 103-108
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Books (5):
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Design of FPGA-Based Computing Systems with OpenCL
2017
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FPGAの原理と構成
オーム社 2016
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Emerging Trends in Image Processing, Computer Vision, and Pattern Recognition
Morgan Kaufmann Publishers 2015
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Towards Green ICT
River Publishers Series in Communications 2010
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映像情報メディア工学大事典
オーム社 2010 ISBN:9784274208690
Lectures and oral presentations (2):
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FPGAを用いたヘテロジニアスマルチコアプロセッサのプラットフォーム開発
(電子情報通信学会集積回路研究会主催 第2回アクセラレーション技術発表討論会 2010)
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リアルワールド知能システムとヘテロジニアスマルチコアアーキテクチャの展望
(第8回 SuperH フォーラム 2009)
Professional career (1):
- Ph.D (Graduate School of Information Sciences, Tohoku University)
Awards (9):
- 2008/10/24 - 石田記念財団 研究奨励賞 情報通信応用フィールドプログラマブルVLSIの開発
- 2008/10/22 - Intel Corporation Best Research Award Evaluation of an Heterogeneous Multi-Core Architecture with Dynamically Reconfigurable ALU Arrays
- 2006/03/25 - 電子情報通信学会 電子情報通信学会エレクトロニクスソサイエティ活動功労者賞
- 2006/03/06 - 丸文研究交流財団 ロジックインメモリアーキテクチャVLSIとその応用展開 ロジックインメモリアーキテクチャVLSIとその応用展開
- 2005/05/20 - 情報処理学会 研究開発奨励賞 リアルワールド知能集積システム用プロセッサの開発
- 2002/03/28 - 電子情報通信学会 学術奨励賞 面積・時間積最小化での消費エネルギー最小化のためのハイレベルシンセシス
- 2001/03/19 - トーキン科学技術振興財団 研究奨励賞 リアルワールド応用知能集積システム用VLSIプロセッサの先駆的研究
- 1998/12/09 - 財団法人 青葉工業振興会 第4回研究奨励賞 知能集積システム用VLSIプロセッサの最適設計に関する研究
- 1997/06/18 - 日本工業新聞社 優秀論文賞 階層的並列化に基づく軌道計画VLSIjプロセッサの構成
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Association Membership(s) (5):
Information Processing Society of Japan
, 計測自動制御学会
, IEEE
, 日本ロボット学会
, 電子情報通信学会
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