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J-GLOBAL ID：200901033724474954   Update date: Feb. 01, 2024

HOSOKAWA Toshinori

ホソカワ トシノリ | HOSOKAWA Toshinori
Affiliation and department：
Nihon University College of Industrial Technology Department of Mathematical Information Engineering

About Nihon University College of Industrial Technology Department of Mathematical Information Engineering


Job title： Professer
Homepage URL  (1)： http://vlsicad03.su.cit.nihon-u.ac.jp/~web/
Research field  (2)： Computer systems ,  Electronic devices and equipment
Research keywords  (27)： 論理暗号化 ,  トロイ検出 ,  defect coverage ,  test compaction ,  low power ,  test generation ,  assignment decision daiagram ,  scheduling for testability ,  binding for testability ,  behavioral synthesis ,  2 pattern test ,  1 pattern test ,  State transition Coverage ,  Fault dependent ,  Fault Independent ,  FSM ,  Test Plan ,  RT Level ,  Design for Testability ,  Detect Coverage ,  Stuck at fault ,  n Detection ,  Test Pattern ,  Hardware Software Co-Design ,  CAD ,  Test ,  System LSI
Research theme for competitive and other funds  (2)：
  • 2017 - 2019 SoCのテスト容易化設計
  • 2014 - 2017 高位設計からのLSIの非スキャンテスト容易化動作合成及びテスト生成に関する研究
Papers (103)：
  • Masayoshi Yoshimura; Atsuya Tsujikawa; Hiroshi Yamazaki; Toshinori Hosokawa. CRLock: A SAT and FALL Attacks Resistant Logic Locking Method at Register Transfer Level. 2022 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT). 2022. 4.3. 1-6
  • Kyohei Iizuka, Toshinori Hosokawa, Hiroshi Yamazaki and Masayoshi Yoshimura. An Additional State Transition Insertion Method to Improve Transition Fault Coverage for Controllers. Digest of Papers of 22nd Workshop on RTL and High Level Testing. 2021. 3.2. 1-6
  • Kohei Tsuchibuchi, Toshinori Hosokawa and Koji Yamazaki. A Don’t Care Filling Method for Control Signal Values of Controllers to Enhance Fault Diagnosability at Register Transfer Level. Digest of Papers of 22nd Workshop on RTL and High Level Testing. 2021. 1.2. 1-6
  • Natsuki Ota, Toshinori Hosokawa, Koji Yamazaki, Yukari Yamauchi and Masayuki Arai. An Estimation Method of Defect Types Using Artificial Neural Networks and Fault Detection Information. Digest of Papers of 22nd Workshop on RTL and High Level Testing. 2021. 1.3. 1-6
  • Kenta Nakamura, Yuta Ishiyama and Toshinori Hosokawa. A Test Generation Method Using Information of Design for Testability at Register Transfer Level. Digest of papers of THE 21ST WORKSHOP ON RTL AND HIGH LEVEL TESTING. 2020. 1.3. 1-6
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MISC (1)：
  • Toshinori Hosokawa, Hiroshi Date, Masahide Miyazaki, Michiaki Muraoka, and Hideo Fujiwara. A Test Plan Grouping Method to Shorten Test Length for RTL Data Paths under a Test Controller Area Constraint. IEICE Transaction on Information and Systems. 2003. E56-D. 12. 2674-2683-2683
Books (2)：
  • 知識ベース 知識の森
    電子情報通信学会 2010
  • VLSI Logic Synthesis and Design
    IOS Press, Ohmsha 1991
Lectures and oral presentations  (194)：
  • 論理圧縮を用いた機能修正回路による論理ロック手法
    (電子情報通信学会VLSI設計技術研究会 2023)
  • 擬似ブール最適化を用いた論理BISTにおけるテスト実行時間最小化のためのシード選択手法
    (電子情報通信学会VLSI設計技術研究会 2023)
  • 組込み自己テストのための複数ランダムパータンレジスタント遷移故障のシード生成法
    (電子情報通信学会ディペンダブルコンピューティング研究会 2023)
  • 2パターン並列テストのためのコントローラの制御信号のドントケア割当て法
    (電子情報通信学会ディペンダブルコンピューティング研究会 2023)
  • 故障診断分解能向上のための複数故障ペア識別パターン生成法
    (電子情報通信学会ディペンダブルコンピューティング研究会 2023)
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Education (1)：
  • - 1987 Meiji University Faculty of Engineering Department of Electronics & Communication
Committee career (6)：
  • 2009/01 - 現在 電子情報通信学会 ディペンダブルコンピューティング研究専門委員
  • 2017/01 - 2019/12 IEEE Workshop on RTL and High Level Testing Chair of Steering Comittee
  • 2011/04/01 - 2015/03/31 情報処理学会 情報処理学会論文誌TSLDM(Transactions on System LSIDesign Methogology)編集委員
  • 2011/04 - 2015/03 情報処理学会 情報処理学会論文誌TSLDM(Transactions on System LSI,Design Methogology)編集委員
  • 2006/05 - 2010/05 電子情報通信学会 電子情報通信学会和文論文誌D編集委員
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Awards (3)：
  • 2020/11 - Workshop on RTL and High Level testing Best Paper Award (WRTLT'19) A Don’t Care Identification-Filling Co-Optimization Method for Low Capture Power Testing Using Partial MaxSAT
  • 2015/11/25 - IEEE Best Paper Award A Scheduling Method for Hierarchical Testability Using Results of Test Environment Generation
  • 2015/11 - IEEE Best Paper Award A Scheduling Method for Hierarchical Testability Using Results of Test Environment Generation
Association Membership(s) (3)：
IEEE ,  電子情報通信学会 ,  情報処理学会
※ Researcher’s information displayed in J-GLOBAL is based on the information registered in researchmap. For details, see here.

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