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J-GLOBAL ID：200902021949835544   Reference number：86A0009489

Differential split-level CMOS logic for subnanosecond speeds.

サブns速度に対する差動分割水準CMOS論理

Author (4)： PFENNINGS L C M G (Philips, The Netherlands) ,  MOL W G J (Philips, The Netherlands) ,  BASTIAENS J J J (Philips, The Netherlands) ,  VAN DIJK J M F (Philips, The Netherlands)
Material： IEEE Journal of Solid-State Circuits  (IEEE J Solid-State Circuits)
Volume： 20  Issue： 5  Page： 1050-1055  Publication year： Oct. 1985 
JST Material Number： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： delay characteristic ,...
Semi thesaurus term： channel-length

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JST classification (2)： Logic circuits  (NC05070B) ,  Transistors  (NC03070N)

Terms in the title (5)： サブ ,  差動 ,  水準 ,  CMOS ,  論理