Art

J-GLOBAL ID：200902048956803742   Reference number：89A0281186

Selective electroless metal deposition for via hole filling in VLSI multilevel interconnection structures.

VLSI多層間相互接続構造におけるスルーホール充填のための選択的無電解金属析出

Author (4)： TING C H (Intel Corp., CA, USA) ,  PAUNOVIC M (Intel Corp., CA, USA) ,  PAI P L (Intel Corp., CA, USA) ,  CHIU G (Intel Corp., CA, USA)
Material： Journal of the Electrochemical Society  (J Electrochem Soc)
Volume： 136  Issue： 2  Page： 462-466  Publication year： Feb. 1989 
JST Material Number： C0285A  ISSN： 1945-7111  CODEN： JESOAN  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： VLSI ,...

   To see more with JDream III (charged).   {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=89A0281186&from=J-GLOBAL&jstjournalNo=C0285A") }}

JST classification (2)： Electroless plating  (WC08024S) ,  Manufacturing technology of solid-state devices  (NC03030V)

Terms in the title (6)： VLSI ,  多層 ,  相互接続 ,  スルーホール ,  電解 ,  析出