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J-GLOBAL ID：200902068758154381   Reference number：91A0688036

A 45ns 64Mb DRAM with a Merged Match-line Test Architecture.

マッチライン・テストアーキテクチャを結合した45ns 64Mb DRAM

Author (9)： MORI S (Mitsubishi Electric Corp., Itami, JPN) ,  MIYAMOTO H (Mitsubishi Electric Corp., Itami, JPN) ,  MOROOKA Y (Mitsubishi Electric Corp., Itami, JPN) ,  KIKUDA S (Mitsubishi Electric Corp., Itami, JPN) ,  SUWA M (Mitsubishi Electric Corp., Itami, JPN) ,  KINOSHITA M (Mitsubishi Electric Corp., Itami, JPN) ,  HACHISUKA A (Mitsubishi Electric Corp., Itami, JPN) ,  ARIMA H (Mitsubishi Electric Corp., Itami, JPN) ,  KAYANO S (Mitsubishi Electric Corp., Itami, JPN)
Material： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (ISSCC)
Volume： 34  Page： 110-111  Publication year： Feb. 1991 
JST Material Number： D0753A  ISSN： 0193-6530  Document type： Proceedings
Article type： 短報  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： DRAM ,...

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JST classification (2)： Semiconductor integrated circuit  (NC03162T) ,  Memory units  (JC04060F)

Terms in the title (1)： DRAM