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J-GLOBAL ID：200902104224031469   Reference number：94A0593117

On Area/Depth Trade-Off in LUT-Based FPGA Technology Mapping.

LUT(ルックアップテーブル)に基づくFPGAテクノロジーマッピングにおける面積/深さのトレードオフ

Author (2)： CONG J (Univ. California, CA, USA) ,  DING Y (Univ. California, CA, USA)
Material： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Trans Very Large Scale Integr Syst)
Volume： 2  Issue： 2  Page： 137-148  Publication year： Jun. 1994 
JST Material Number： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： gate array ,...

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JST classification (1)： General  (NC03161C)

Terms in the title (6)： LUT ,  ルックアップテーブル ,  FPGA ,  テクノロジーマッピング ,  面積 ,  トレードオフ