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J-GLOBAL ID：200902118642481749   Reference number：96A0736395

A 500MHz 1Mb On-Chip Cache Design Using Multi-Level Bit Line Sensing Scheme.

Author (3)： GUO R (Silicon Graphics Inc., CA) ,  SU T Y (Silicon Graphics Inc., CA) ,  CHAO C-C (Silicon Graphics Inc., CA)
Material： Digest of Technical Papers. Symposium on VLSI Circuits  (Symposium on VLSI Circuits)
Volume： 1996  Page： 130-131  Publication year： 1996 
JST Material Number： W0767A  ISSN： 2158-5601  Document type： Proceedings
Country of issue： United States (USA)  Language： ENGLISH (EN)

Terms in the title (5)： CHIP ,  DESIGN ,  BIT ,  LINE ,  Scheme