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J-GLOBAL ID：200902120115026736   Reference number：97A0296323

Upset Hardened Memory Design for Submicron CMOS Technology.

サブミクロンCMOS技術のための耐アップセットメモリ設計

Author (3)： CALIN T (TIMA/INPG Lab, FRA) ,  NICOLAIDIS M (TIMA/INPG Lab, FRA) ,  VELAZCO R (LSR/IMAG Lab., FRA)
Material： IEEE Transactions on Nuclear Science  (IEEE Trans Nucl Sci)
Volume： 43  Issue： 6 Pt 1  Page： 2874-2878  Publication year： Dec. 1996 
JST Material Number： C0235A  ISSN： 0018-9499  CODEN： IETNAE  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： memory element ,...

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JST classification (1)： Semiconductor integrated circuit  (NC03162T)

Terms in the title (4)： サブ ,  CMOS技術 ,  アップセット ,  設計