Art

J-GLOBAL ID：200902125307118148   Reference number：01A0492579

A technique of hiding memory access latency for Multi-threading Processor.

マルチスレッドプロセッサにおけるメモリアクセスレイテンシ隠蔽の一手法

Author (4)： MATSUZAKI TAKANORI (九大 大学院システム情報科学府) ,  TOMIYASU HIROSHI (九大 大学院システム情報科学研究院) ,  OBA NAOYUKI (九大 大学院システム情報科学研究院) ,  AMAMIYA MAKOTO (九大 大学院システム情報科学研究院)
Material： 情報処理学会研究報告  (IPSJ SIG Technical Reports)
Volume： 2001  Issue： 22-(ARC-142 HPC-85)  Page： 67-72  Publication year： Mar. 08, 2001 
JST Material Number： Z0031B  ISSN： 0919-6072  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *multithread ,...

   To see more with JDream III (charged).   {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=01A0492579&from=J-GLOBAL&jstjournalNo=Z0031B") }}

JST classification (1)： Special-purpose arithmetic and control units  (JC04030Y)

Reference (11)：

• 松崎隆哲. 高バンド幅内部バス構造のオンチップメモリを持つFUCEプロセッサ. 情処研報. 2000, 2000, 93, 7-12
• 松崎隆哲. 通信と処理との融合を行うFUCEプロセッサの提案. 信学技報. 2000, 100, 249, 1-7
• AMAMIYA, M. An architecture of fusing communication and execution for global distributed processing. SSGRR2000 Computer and Busines Conference, 8 2000. 2000
• 日下部茂. 並列分散オペレーティングシステム CEFOS (Communication-Execution Fusion OS). 信学技報. 1999, 99, 251, 25-32
• 谷口秀夫. CEFOSオペレーティングシステムのスレッド管理機構. 情処研報. 2000, 2000, 21, 7-12

Terms in the title (2)： 隠蔽 ,  手法