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J-GLOBAL ID：200902125329236772   Reference number：96A0862611

A 29-ns 64-Mb DRAM with Hierarchical Array Architecture.

階層的アレイ構造を持った29ns,64MbのDRAM

Author (9)： NAKAMURA M (Hitachi, Ltd., Tokyo, JPN) ,  TAKAHASHI T (Hitachi, Ltd., Tokyo, JPN) ,  AKIBA T (Hitachi Device Engineering Co. Ltd., Chiba, JPN) ,  KITSUKAWA G (Hitachi, Ltd., Tokyo, JPN) ,  MORINO M (Hitachi VLSI Engineering Corp., Tokyo, JPN) ,  KOMATSUZAKI K (Texas Instruments Japan Ltd., Ibaraki, JPN) ,  CHO S (Texas Instruments Japan Ltd., Ibaraki, JPN) ,  TACHIBANA T (Texas Instruments Japan Ltd., Ibaraki, JPN) ,  SATO K (Hitachi, Ltd., Tokyo, JPN)
Material： IEEE Journal of Solid-State Circuits  (IEEE J Solid-State Circuits)
Volume： 31  Issue： 9  Page： 1302-1307  Publication year： Sep. 1996 
JST Material Number： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： hierarchical structure ,...

   To see more with JDream III (charged).   {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=96A0862611&from=J-GLOBAL&jstjournalNo=B0761A") }}

JST classification (1)： Semiconductor integrated circuit  (NC03162T)

Terms in the title (2)： アレイ ,  DRAM