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J-GLOBAL ID：200902141035298724   Reference number：02A0830166

A 0.8-V 128-kb Four-Way Set-Associative Two-Level CMOS Cache Memory Using Two-Stage Wordline/Bitline-Oriented Tag-Compare (WLOTC/BLOTC) Scheme.

2段ワード線/ビット線指向タグ比較(WLOTC/BLOTC)方式を用いた0.8V 128kb 4方向セット連想2値CMOSキャッシュメモリ

Author (2)： LIN P-F (Goyatek Technol. Inc., Hsinchu, TWN) ,  KUO J B (Univ. Waterloo, ON, CAN)
Material： IEEE Journal of Solid-State Circuits  (IEEE J Solid-State Circuits)
Volume： 37  Issue： 10  Page： 1307-1317  Publication year： Oct. 2002 
JST Material Number： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *cache memory ,...
Semi thesaurus term： タグ比較法 ,...

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JST classification (2)： Semiconductor integrated circuit  (NC03162T) ,  Memory systems  (JC02040V)

Terms in the title (8)： ワード線 ,  ビット線 ,  タグ ,  4方向 ,  連想 ,  2値 ,  CMOS ,  キャッシュメモリ