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J-GLOBAL ID：200902155948620010   Reference number：93A0928040

Built-in Current Testing for CMOS Logic Circuits Using Random Patterns.

CMOS論理回路のランダムパターンによる組込み電流テスト

Author (3)： YOKOYAMA HIROSHI (秋田大 鉱山) ,  TAMAMOTO HIDEO (秋田大 鉱山) ,  NARITA YUICHI (秋田大 鉱山)
Material： 電子情報通信学会論文誌 D-1  (IEICE Transactions on Information and Systems, Pt.1 (Japanese Edition))
Volume： 76  Issue： 10  Page： 522-529  Publication year： Oct. 1993 
JST Material Number： S0757B  ISSN： 0915-1915  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： CMOS structure ,...

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JST classification (1)： Measurement,testing and reliability of solid-state devices  (NC03040G)

Reference (14)：

• XIAOQING, W. A Testable Design of Logic Circuits Under Highly Observable Condition. Proc. of ITC-90. 1990, 955-963
• NIGH, P. Test Generation for Current Testing. IEEE Desgin & Test of Computers. 1990, 7, 2, 26-38
• 三浦幸也. 組込み電流テストのためのテスト回路とテスト生成手法について. 信学論(D-I). 1992, 75-D-I, 5, 305-313
• 橋爪正樹. TTL組合せ論理回路の電源電流による故障検出法. 信学論(D-I). 1990, 73-D-I, 7, 621-629
• FRITZEMEIER, R. Increased CMOS IC Stuck-At Fault Coverage with Reduced Iddq Test Sets. Proc. of ITC-90. 1990, 427-435

Terms in the title (3)： CMOS論理回路 ,  組込み ,  テスト