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J-GLOBAL ID：200902161573762164   Reference number：02A0014906

Asymmetric Source/Drain Extension Transistor Structure for High Performance Sub-50nm Gate Length CMOS Devices.

高性能サブ50nmゲート長CMOSデバイスのための非対称ソース/ドレイン・イクステンション・トランジスタ構造

Author (7)： GHANI T (Intel Corp., Hillsboro) ,  MISTRY K (Intel Corp., Hillsboro) ,  PACKAN P (Intel Corp., Hillsboro) ,  ARMSTRONG M (Intel Corp., Hillsboro) ,  THOMPSON S (Intel Corp., Hillsboro) ,  TYAGI S (Intel Corp., Hillsboro) ,  BOHR M (Intel Corp., Hillsboro)
Material： Digest of Technical Papers. Symposium on VLSI Technology  (Symposium on VLSI Technology)
Volume： 2001  Page： 17-18  Publication year： 2001 
JST Material Number： A0035B  ISSN： 0743-1562  Document type： Proceedings
Article type： 短報  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *submicron process ,...
Semi thesaurus term： gate length ,...

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JST classification (2)： Manufacturing technology of solid-state devices  (NC03030V) ,  Semiconductor integrated circuit  (NC03162T)

Terms in the title (6)： 高性能 ,  サブ ,  ゲート長 ,  CMOS ,  非対称 ,  ソース