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J-GLOBAL ID：200902173849033054   Reference number：02A0565745

The Optimal Logic Depth Per Pipeline Stage is 6 to 8 FO4 Inverter Delays.

パイプラインステージごとの最適論理深さは6から8のFO4インバータ遅延

Author (6)： HRISHIKESH M S (Univ. Texas at Austin) ,  JOUPPI N P (Compaq Computer Corp.) ,  FARKAS K I (Compaq Computer Corp.) ,  BURGER D (Univ. Texas at Austin) ,  KECKLER S W (Univ. Texas at Austin) ,  SHIVAKUMAR P (Univ. Texas at Austin)
Material： Proceedings. Annual International Symposium on Computer Architecture  (ACM/IEEE Annual International Symposium on Computer Architecture)
Volume： 29th  Page： 14-24  Publication year： 2002 
JST Material Number： C0446B  ISSN： 1063-6897  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *pipeline processing ,...
Semi thesaurus term： インバータ遅延 ,...

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JST classification (2)： Control systems  (JC02030K) ,  Computer system development  (JD02010R)

Terms in the title (5)： パイプライン ,  ステージ ,  論理 ,  インバータ ,  遅延