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J-GLOBAL ID：200902177710657709   Reference number：96A0622419

An 8.8-ns 54×54-Bit Multiplier with High Speed Redundant Binary Architecture.

高速冗長2値構造を持った8.8-ns,54×54ビット乗算器

Author (6)： MAKINO H (Mitsubishi Electric Corp., Itami, JPN) ,  NAKASE Y (Mitsubishi Electric Corp., Itami, JPN) ,  SUZUKI H (Mitsubishi Electric Corp., Itami, JPN) ,  MORINAKA H (Mitsubishi Electric Corp., Itami, JPN) ,  SHINOHARA H (Mitsubishi Electric Corp., Tokyo, JPN) ,  MASHIKO K (Mitsubishi Electric Corp., Itami, JPN)
Material： IEEE Journal of Solid-State Circuits  (IEEE J Solid-State Circuits)
Volume： 31  Issue： 6  Page： 773-783  Publication year： Jun. 1996 
JST Material Number： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： redundancy (property) ,...
Semi thesaurus term： giving figures

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JST classification (3)： Logic circuits  (NC05070B) ,  Semiconductor integrated circuit  (NC03162T) ,  General-purpose arithmetic and control units  (JC04020N)

Terms in the title (3)： 冗長 ,  2値 ,  乗算器