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J-GLOBAL ID：200902195968988309   Reference number：94A0018655

Delay-Fault Test Generation and Synthesis for Testability Under a Standard Scan Design Methodology.

標準のスキャン設計手法でのテスト容易性に対する遅延故障テスト生成と合成

Author (3)： CHENG K-T (AT&T Bell Lab., NJ) ,  DEVADAS S (Massachusetts Inst. Technology, MA) ,  KEUTZER K (Synopsys, CA)
Material： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Trans Comput-Aided Des Integr Circuits Syst)
Volume： 12  Issue： 8  Page： 1217-1231  Publication year： Aug. 1993 
JST Material Number： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： sequental circuit ,...
Semi thesaurus term： 遅延故障

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JST classification (1)： Measurement,testing and reliability of solid-state devices  (NC03040G)

Terms in the title (6)： 標準 ,  スキャン ,  設計手法 ,  テスト容易性 ,  遅延故障 ,  テスト生成