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J-GLOBAL ID：200902197879223857   Reference number：01A0382541

Physical Design Guides for Substrate Noise Reduction in CMOS Digital Circuits.

CMOSディジタル回路における基板雑音低減のための物理的設計指針

Author (5)： NAGATA M (Hiroshima Univ., Higashi-Hiroshima, JPN) ,  NAGAI J (Fujitsu TEN Company,Ltd., JPN) ,  HIJIKATA K (Matsushita Electric Company,Ltd., JPN) ,  MORIE T (Hiroshima Univ., Higashi-Hiroshima, JPN) ,  IWATA A (Hiroshima Univ., Higashi-Hiroshima, JPN)
Material： IEEE Journal of Solid-State Circuits  (IEEE J Solid-State Circuits)
Volume： 36  Issue： 3  Page： 539-549  Publication year： Mar. 2001 
JST Material Number： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *noise reduction ,...
Semi thesaurus term： 基板雑音 ,...

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JST classification (2)： General  (NC03161C) ,  Noise in general  (ND04010J)

Terms in the title (5)： CMOS ,  ディジタル回路 ,  基板雑音 ,  物理的設計 ,  指針