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J-GLOBAL ID：200902205735958278   Reference number：08A0174284

Physical design and Evaluation of MIPS R3000 processor applying Run Time Power Gating

ランタイムパワーゲーティングを適用したMIPS R3000プロセッサの実装設計と評価

Author (8)： SHIRAI TOSHIAKI (芝浦工大) ,  KASHIMA TOSHIHIRO (芝浦工大) ,  TAKEDA SEIDAI (芝浦工大) ,  NAKATA MITSUTAKA (芝浦工大) ,  USAMI KIMIYOSHI (芝浦工大) ,  HASEGAWA YOHEI (慶応大) ,  SEKI NAOMI (慶応大) ,  AMANO HIDEHARU (慶応大)
Material： 情報処理学会研究報告  (IPSJ SIG Technical Reports)
Volume： 2008  Issue： 2(SLDM-133)  Page： 43-48  Publication year： Jan. 16, 2008 
JST Material Number： Z0031B  ISSN： 0919-6072  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *microprocessor ,  *coprocessor ,  packaging design ,  granularity (computer) ,  arithmetic unit ,  Computer Simulation ,  *nanometer process ,  consumed electric power ,  break-even point ,  Time ,  delay ,  *Energy efficient technologies ,  arithmetic and logic unit ,  computer application ,  utilization ,  point ,  *saving
Semi thesaurus term： *energy saving ,  arithmetic and logic unit ,  *パワーゲーティング ,  リーク電力 ,  electric power saving ,  delay

JST classification (3)： Digital computer systems in general  (JC02010O) ,  Special-purpose arithmetic and control units  (JC04030Y) ,  Manufacturing technology of solid-state devices  (NC03030V)

Terms in the title (4)： MIPS ,  プロセッサ ,  実装設計 ,  評価