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J-GLOBAL ID：200902218092546931   Reference number：05A1051750

Modeling of Failure Probability and Statistical Design of SRAM Array for Yield Enhancement in Nanoscaled CMOS

ナノ寸法CMOSの生産性向上のためのSRAMアレーの故障確率のモデル化と統計的設計

Author (3)： MUKHOPADHYAY Saibal (Purdue Univ., IN, USA) ,  MAHMOODI Hamid (Purdue Univ., IN, USA) ,  ROY Kaushik (Purdue Univ., IN, USA)
Material： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Trans Comput-Aided Des Integr Circuits Syst)
Volume： 24  Issue： 12  Page： 1859-1880  Publication year： Dec. 2005 
JST Material Number： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： CMOS structure ,...

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JST classification (2)： Semiconductor integrated circuit  (NC03162T) ,  Electronic recording,magnetic recording,optical recording  (NC06020F)

Terms in the title (8)： ナノ寸法 ,  CMOS ,  生産性向上 ,  SRAMアレー ,  故障確率 ,  モデル化 ,  統計 ,  設計