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J-GLOBAL ID：200902249327603728   Reference number：08A1150409

MIRA: A Multi-Layered On-Chip Interconnect Router Architecture

MIRA:多層オンチップ相互接続ルータのアーキテクチャ

Author (7)： PARK Dongkook (Pennsylvania State Univ., PA, USA) ,  EACHEMPATI Soumya (Pennsylvania State Univ., PA, USA) ,  DAS Reetuparna (Pennsylvania State Univ., PA, USA) ,  MISHRA Asit K. (Pennsylvania State Univ., PA, USA) ,  XIE Yuan (Pennsylvania State Univ., PA, USA) ,  VIJAYKRISHNAN N. (Pennsylvania State Univ., PA, USA) ,  DAS Chita R. (Pennsylvania State Univ., PA, USA)
Material： Proceedings. Annual International Symposium on Computer Architecture  (ACM/IEEE Annual International Symposium on Computer Architecture)
Volume： 35th  Page： 251-261  Publication year： 2008 
JST Material Number： C0446B  ISSN： 1063-6897  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *nanotechnology ,  *computer network ,  interconnection ,  delay ,  three dimension ,  network architecture ,  *router (telecommunication) ,  performance evaluation ,  Computer Simulation ,  computer application ,  utilization
Semi thesaurus term： *ディープサブミクロンテクノロジー ,  *ネットワークオンチップ ,  communication delay

JST classification (3)： Manufacturing technology of solid-state devices  (NC03030V) ,  Computer networks  (JC03000K) ,  Telephone,data communication and exchange in general  (ND11010T)

Terms in the title (5)： 多層 ,  オンチップ ,  相互接続 ,  ルータ ,  アーキテクチャ