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J-GLOBAL ID：200902267539183603   Reference number：08A0943751

超低電力CMOSに向けた薄膜BOX-SOI(SOTB)のGIDL電流とインバータ遅延時間の最適化

Author (9)： MORITA YUSUKE (日立 中研) ,  TSUCHIYA RYUTA (日立 中研) ,  ISHIGAKI TAKASHI (日立 中研) ,  SUGII NOBUYUKI (日立 中研) ,  IWAMATSU TOSHIAKI (ルネサス テクノロジ) ,  IPPOUSHI TAKASHI (ルネサス テクノロジ) ,  ODA HIDEKAZU (ルネサス テクノロジ) ,  INOUE YASUAKI (ルネサス テクノロジ) ,  KIMURA SHIN'ICHIRO (日立 中研)
Material： 応用物理学会学術講演会講演予稿集  (Extended Abstracts. Annual Meeting. Japan Society of Applied Physics)
Volume： 69th  Issue： 2  Page： 755  Publication year： Sep. 02, 2008 
JST Material Number： Y0055A  Document type： Proceedings
Article type： 短報  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *MOSFET ,  CMOS structure ,  *SOI structure ,  voltage ,  inverter ,  time ,  optimum design
Semi thesaurus term： threshold voltage ,  delay

JST classification (1)： Semiconductor integrated circuit  (NC03162T)

Terms in the title (9)： 低電力 ,  CMOS ,  薄膜 ,  BOX ,  SOI ,  GIDL ,  インバータ ,  遅延時間 ,  最適化