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J-GLOBAL ID：200902271602503815   Reference number：04A0569855

Speed Improvement of FPGA by Mixing Multiple Gate Width Routing Switches

複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上

Author (2)： MATSUMOTO YOHEI (岡山大 大学院自然科学研究科) ,  MASAKI AKIRA (岡山大 工)
Material： 電子情報通信学会論文誌 A  (IEICE Transaction on Fundamentals of Electronics, Communications and Computer Sciences (Japan Edition))
Volume： J87-A  Issue： 8  Page： 1102-1110  Publication year： Aug. 01, 2004 
JST Material Number： S0621A  ISSN： 0913-5707  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *FPGA ,...

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JST classification (1)： General  (NC03161C)

Reference (11)：

• BETZ, V. Circuit design, transistor sizing and wire layout of FPGA interconnect. Proc. CICC, 1999. 1999, 171-174
• CHANDRA, V. Simultaneous optimization of driving buffer and routing switch sizes in an FPGA using an iso-area approach. Proc. IEEE Intl. Symp. on VLSI, 2002. 2002, 35-40
• CONG, J. Optimal wiresizing under the distributed elmore delay model. Proc. Intl'l Conf. on CAD, 1993. 1993, 634-639
• BROWN, S. Field-Programmable Gate Arrays. 1992
• BETZ, V. Architecture and CAD for Deep-Submicron FPGAs. 1999

Terms in the title (3)： ゲート幅 ,  FPGA ,  動作速度