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J-GLOBAL ID：200903000060189469

不揮発性半導体記憶装置

Inventor： 白田 理一郎 ,  百冨 正樹
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993060558
Publication number (International publication number)：1994275800
Application date： Mar. 19, 1993
Publication date： Sep. 30, 1994
Summary：

【要約】【目的】 2列のNANDセルで1本のビット線及び1つのドレインコンタクトを用いたものにおいて、メモリセルの誤書き込みが生じるのを未然に防止することができ、信頼性の向上をはかり得るEEPROMを提供すること。【構成】 浮遊ゲートと制御ゲートを有するメモリセルを直列に接続して構成された複数個のNANDセルと、これらのNANDセルの2つを1組とし、各組で一方側の各端部と同一のビット線BLとの間にそれぞれ接続された第1の選択トランジスタと、他方側の各端部とソース線SLとの間にそれぞれ接続された第2の選択トランジスタとを備えたEEPROMにおいて、第1及び第2の選択トランジスタは、それぞれE型トランジスタとD型トランジスタを直列に接続されて構成され、かつ同一組のNANDセルでE型トランジスタとD型トランジスタの配置が逆であることを特徴とする。

Claim (excerpt)：

電荷蓄積層と制御ゲートを有するメモリセルを複数個直列に接続して構成されたNANDセルが複数個配置され、これらのNANDセルの素子分離領域を挟んで隣り合う2つを1組とし、各組で一方側のNANDセルの各端部と前記1組で共有化したビット線との間にそれぞれ接続された第1の選択トランジスタと、他方側のNANDセルの各端部とソース線との間にそれぞれ接続された第2の選択トランジスタと具備してなり、同一組の第1の選択トランジスタの各ゲートは異なるゲート線に接続され、かつ同一組の第2の選択トランジスタの各ゲートは異なるゲート線に接続されていることを特徴とする不揮発性半導体記憶装置。

IPC (4)：

H01L 27/115 ,  G11C 16/06 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

H01L 27/10 434 ,  G11C 17/00 309 A ,  H01L 29/78 371

Patent cited by the Patent：

Cited by examiner (3)

• 特開平2-117176
  
• 特開平2-074069
  
• 特開平2-061455