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J-GLOBAL ID：200903000074731657
半導体記憶装置およびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
内原 晋
Gazette classification：公開公報
Application number (International application number)：1991285324
Publication number (International publication number)：1993129552
Application date： Oct. 31, 1991
Publication date： May. 25, 1993
Summary：
【要約】【目的】DRAMのメモリセルアレー端でリフロー性を有する絶縁膜が薄くなるために、ビット線が他の導体層と短絡してしまうことを防止する。【構成】ビット線112に平行な方向のメモリセルアレー領域の端で、ビット線コンタクトC2aと隣接する領域との間にメモリセルを構成する導体層の少くとも1つ以上を、メモリセルとほほ同一パターンで挿入することにより、メモリセルアレー端のビット線コンタクトでビット線と他に導体層とが短絡することを防止するようにした。
Claim (excerpt)：
MISトランジスタのスタック型キャパシタからなるDRAMセルをビット線とワード線の交差位置に配してなるメモリセルアレーを有する半導体記憶装置において、前記メモリセルアレーの前記ビット線と平行な方向の端部に、前記DRAMセルのMISトランジスタのゲート電極をワード線方向に連結したワード電極と同形同層のダミーワード電極、前記スタック型キャパシタを構成する電荷蓄積電極および対向電極とそれぞれ同層で前記ダミーワード電極の外側に配置された所定形状のダミー第1導電膜およびダミー第2導電膜の3者のうち少なくとも一つを設けて前記メモリセルアレー内におけるビット線とMISトランジスタのソース・ドレイン領域をつなぐコンタクト孔の形状の差異を少なくしたことを特徴とする半導体記憶装置。
Patent cited by the Patent：
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