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J-GLOBAL ID：200903000078914969

不揮発性半導体メモリ装置の製造方法

Inventor： グン・ヒョン・パク
Applicant, Patent owner： ゴールド スター エレグトロン カンパニー リミテッド
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1993280764
Publication number (International publication number)：1995161847
Application date： Oct. 15, 1993
Publication date： Jun. 23, 1995
Summary：

【要約】【目的】 集積度を向上させ、過消去を防止することができる分割ゲート構造を有するEEPROMセルの製造方法を提供することにその目的がある。【構成】 半導体基板上の所定領域にセルアレーのセルとセル間のパンチツールを防止するためのフィールド酸化膜島をマトリックス状で形成し、所定のホトレジストマスクを利用して半導体基板の所定領域に不純物をイオン注入して埋設ビットラインを形成し、埋設ビットライン上方に絶縁膜を形成し、セルのチャネル領域の上方の一側部分に第1ゲート絶縁膜を形成し、その結果物の全面に導電層を形成した後パターニングしてチャネル領域上の第1ゲート絶縁膜上部および埋設ビットライン上の酸化膜の一部分にフローティングゲートラインを形成し、フローティングゲートラインの全ての表面を覆う絶縁層を形成し、セルのチャネル領域上の他側部分に第2ゲート絶縁膜を形成し、その結果物の全面に導電層を形成した後パターニングして前記フローティングゲートラインと直交するコントロルゲートラインを形成する。

Claim (excerpt)：

半導体基板上の所定領域にセルアレーのセルとセル間のパンチツールを防止するためのフィールド酸化膜島(11)をマトリックス状で形成する工程と、所定のホトレジストマスク(12)を利用して前記半導体基板の所定領域に不純物をイオン注入して埋設ビットライン(13)を形成する工程と、前記埋設ビットライン(13)上方に絶縁膜(14)を形成する工程と、セルのチャネル領域の上方の一側部分に第1ゲート絶縁膜(15)を形成する工程と、前記工程で得られた物の全面に導電層を形成した後パターニングして前記チャネル領域上の第1ゲート絶縁膜(15)上部および埋設ビットライン(13)上の酸化膜(14)の一部分にフローティングゲートライン(16)を形成する工程と、前記フローティングゲートライン(16)の全ての表面を覆う絶縁層(17)を形成する工程と、セルのチャネル領域上の他側部分に第2ゲート絶縁膜(19)を形成する工程と、前記工程で得られた物の全面に導電層を形成した後パターニングして前記フローティングゲートライン(16)と直交するコントロルゲートライン(20)を形成する工程と、を備えたことを特徴とする不揮発性半導体メモリ装置の製造方法。

IPC (6)：

H01L 21/8247 ,  H01L 21/8242 ,  H01L 27/108 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

H01L 29/78 371 ,  H01L 27/10 325 P ,  H01L 27/10 434