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J-GLOBAL ID：200903000157119988
昇圧回路
Inventor：
Applicant, Patent owner：
Agent (1)：
伊丹 勝
Gazette classification：公開公報
Application number (International application number)：1995221109
Publication number (International publication number)：1997051669
Application date： Aug. 07, 1995
Publication date： Feb. 18, 1997
Summary：
【要約】【目的】 しきい値分の電圧低下をもたらすことなく昇圧電圧を得ることができ、コスト高をもたらすことなく高い信頼性を実現した昇圧回路を提供する。【構成】 第1の昇圧クロック生成回路2では、キャパシタC1の端子N1にクロックCK1が供給されて、端子N2に第1のPMOSトランジスタMP11を介して、CK1が“L”の時にVDDが充電される。第1のPMOSトランジスタMP11の制御用として、ソースがVSSに接続された第1のNMOSトランジスタMN11、ソースが端子N2に接続された第2のPMOSトランジスタMP12、更にこれらのトランジスタ間に第2のNMOSトランジスタMN12を介在させる。CK1が“H”の時昇圧電圧を取り出すために第3のPMOSトランジスタMP13が設けられ、そのゲートを駆動するために第1の昇圧クロック生成回路2と同様の構成を有する第2の昇圧クロック生成回路3が設けられる。
Claim 1：
(a)第1,第2の端子を有し、第1の端子に第1のクロックが供給されるキャパシタと、ソースが前記キャパシタの第2の端子に接続され、ドレインが電源の高電位側端子に接続された第1のpチャネルMOSトランジスタと、ソースが前記キャパシタの第2の端子に接続され、ゲートが前記電源の高電位側端子に接続され、ドレインが前記第1のpチャネルMOSトランジスタのゲートに接続された第2のpチャネルMOSトランジスタと、前記第1のクロックとは位相反転された第2のクロックがゲートに供給され、ソースが前記電源の低電位側端子に接続された第1のnチャネルMOSトランジスタと、ゲートが前記電源の高電位側端子に接続され、ドレインが前記第2のpチャネルMOSトランジスタのドレインに接続され、ソースが前記第1のnチャネルMOSトランジスタのドレインに接続された第2のnチャネルMOSトランジスタとを有し、前記キャパシタの第2の端子に前記第1のクロックをレベルシフトした第1の昇圧クロックを得る第1の昇圧クロック生成回路と、(b)前記第1の昇圧クロック生成回路と同様の構成を有し、前記第1の昇圧クロックとは位相反転した第2の昇圧クロックを得る第2の昇圧クロック生成回路と、(c)前記第1の昇圧クロックが得られる前記キャパシタの第2の端子にドレインが接続され、ソースが昇圧電圧出力端子に接続され、ゲートに前記第2の昇圧クロック生成回路から得られる第2の昇圧クロックが与えられる第3のpチャネルMOSトランジスタとを備えたことを特徴とする昇圧回路。
IPC (3)：
H02M 3/07
, H01L 27/04
, H01L 21/822
