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J-GLOBAL ID:200903000232269940
高速のフリップフロップ及びそれを利用した複合ゲート
Inventor:
Applicant, Patent owner:
Agent (1):
萩原 誠
Gazette classification:公開公報
Application number (International application number):2005109237
Publication number (International publication number):2005304026
Application date: Apr. 05, 2005
Publication date: Oct. 27, 2005
Summary:
【課題】高速のフリップフロップ及びそれを利用した複合ゲートを提供する。【解決手段】第1PMOSトランジスタ及び第2NMOSトランジスタのゲートは、入力データに連結され、第3NMOSトランジスタのゲートは、クロックパルス信号に連結され、第1PMOSトランジスタと第2NMOSトランジスタとの間の第1中間ノードは、第1ラッチによりそのロジックレベルがラッチされ、電源電圧と接地電圧との間に直列連結される第4PMOSトランジスタ、第5NMOSトランジスタ及び第6NMOSトランジスタを含むフリップフロップである。第4PMOSトランジスタ及び第5NMOSトランジスタのゲートは、第1中間ノードに連結され、第6NMOSトランジスタのゲートは、クロックパルス信号に連結され、第4PMOSトランジスタと第5NMOSトランジスタとの間の第2中間ノードは、第2ラッチによりそのロジックレベルが維持される。【選択図】図3
Claim (excerpt):
電源電圧がそのソースに連結され、入力データがそのゲートに印加される第1 PMOSトランジスタと、
前記第1 PMOSトランジスタのドレインがそのドレインに連結され、前記入力データがそのゲートに印加される第2 NMOSトランジスタと、
前記第2 NMOSトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第3 NMOSトランジスタと、
前記第1 PMOSトランジスタと前記第2 NMOSトランジスタとの間の第1ノード、及び前記第2 NMOSトランジスタと前記第3 NMOSトランジスタとの間の第2ノードのレベルをラッチする第1ラッチと、
前記電源電圧がそのソースに連結され、前記第1ノードがそのゲートに連結される第4 PMOSトランジスタと、
前記第4 PMOSトランジスタのドレインがそのドレインに連結され、前記第1ノードがそのゲートに連結される第5 NMOSトランジスタと、
前記第5 NMOSトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第6 NMOSトランジスタと、
前記第4 PMOSトランジスタと前記第5 NMOSトランジスタとの間の第3ノードのレベルをラッチする第2ラッチと、を備えることを特徴とするフリップフロップ。
IPC (3):
H03K3/3562
, H03K5/1532
, H03K19/20
FI (3):
H03K3/356 C
, H03K19/20
, H03K5/00 E
F-Term (20):
5J034AB04
, 5J034CB02
, 5J034DB03
, 5J034DB08
, 5J039AB02
, 5J039KK09
, 5J039KK10
, 5J039KK13
, 5J039LL00
, 5J039MM03
, 5J039NN06
, 5J042BA19
, 5J042CA08
, 5J042CA12
, 5J042CA14
, 5J042CA15
, 5J042CA22
, 5J042CA23
, 5J042CA28
, 5J042DA03
Patent cited by the Patent:
Cited by examiner (5)
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特許第6717442号
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CPフリップフロップ
Gazette classification:公開公報
Application number:特願2001-296617
Applicant:三星電子株式会社
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特許第6617902号
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特許第6717442号
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特許第6617902号
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Article cited by the Patent: