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J-GLOBAL ID：200903000326256450

半導体装置の製造方法

Inventor：
南 志昌

About 南 志昌


Applicant, Patent owner：
セイコーインスツル株式会社

About セイコーインスツル株式会社


Agent (1)： 松下 義治
Gazette classification：公開公報
Application number (International application number)：2005203322
Publication number (International publication number)：2007027201
Application date： Jul. 12, 2005
Publication date： Feb. 01, 2007
Summary：
【課題】 完全空乏型SOIトランジスタ、特にNMOSトランジスタにおいて、閾値をチャネル形成部へ導入する不純物濃度で制御しようとした場合に、寄生チャネルを防止しつつ、かつ、閾値のSOI膜厚依存性が抑制できる完全空乏型SOIトランジスタの製造方法を提供する。【解決手段】 完全空乏型SOIトランジスタ、特にNMOSトランジスタの製造方法におけるチャネル形成工程において、薄膜上に絶縁膜を形成する工程と、絶縁膜に対し追加絶縁膜を形成する工程と半導体薄膜と絶縁膜との界面近傍に第1導電型の不純物の注入を行う工程を有するようにした。【選択図】 図1
Claim 1：
半導体支持基板上に形成された絶縁膜と前記絶縁膜上に形成された半導体薄膜から構成されるSOI(Silicon On Insulator)基板の前記半導体薄膜上に形成された完全空乏型SOIトランジスタを有する半導体装置の製造方法におけるチャネルを形成する工程において、前記半導体薄膜上に絶縁膜を形成する工程と、前記絶縁膜に対し追加絶縁膜を形成する工程と、前記半導体薄膜と前記絶縁膜との界面近傍に第1導電型の不純物の注入を行う工程とを有することを特徴とする半導体装置の製造方法。
IPC (1)：
H01L 29/786
FI (1)：
H01L29/78 618F
F-Term (17)：
5F110AA06 ,  5F110AA08 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110GG02 ,  5F110GG12 ,  5F110GG24 ,  5F110GG32 ,  5F110GG37 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110NN62 ,  5F110NN66
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (3)

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