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J-GLOBAL ID：200903000339078390

半導体記憶装置

Inventor：
柴田 浩行

About 柴田 浩行

, 
清田 幸義

About 清田 幸義


Applicant, Patent owner：
NECエレクトロニクス株式会社

About NECエレクトロニクス株式会社


Agent (1)： 加藤 朝道
Gazette classification：公開公報
Application number (International application number)：2005307511
Publication number (International publication number)：2007115362
Application date： Oct. 21, 2005
Publication date： May. 10, 2007
Summary：
【課題】低電源電圧で動作するためのチップ面積の増大を押さえる。【解決手段】メモリセルのデータのリード・ライト動作をSRAMで発生するタイミング信号ICLに基づいて制御する。電源電圧低レベル検知回路LSENは、SRAMの電源電圧レベルが通常である場合には第1の信号を選択し、低電圧である場合には第2の信号を選択するように低電圧検出信号FLGBを出力する。第1の信号は、外部のクロック信号CLKに同期する所定のパルス幅を有し、第2の信号は、クロック信号CLKに同期し、クロック信号CLKと同じデューティ比を有する。タイミング調整回路TGEN1は、低電圧検出信号FLGBに基づいて第1および第2の信号のいずれか一方を生成してタイミング信号ICLとして出力する。【選択図】図1
Claim 1：
メモリセルのデータのリード・ライト動作を内部クロック信号のタイミングに基づいて制御する半導体記憶装置であって、 前記内部クロック信号のタイミングを設定するための選択信号を出力する設定回路と、 外部から供給される外部クロック信号に同期する所定のパルス幅を有する第1の信号と、前記外部クロック信号に同期し、前記外部クロック信号と同じデューティ比を有する第2の信号とのいずれか一方を前記選択信号によって生成して前記内部クロック信号として出力するタイミング調整回路と、 を備えることを特徴とする半導体記憶装置。
IPC (1)：
G11C 11/417
FI (1)：
G11C11/34 305
F-Term (6)：
5B015HH01 ,  5B015HH03 ,  5B015JJ02 ,  5B015JJ24 ,  5B015KB73 ,  5B015KB82
Patent cited by the Patent：
Cited by applicant (1)
  • 半導体記憶装置
    Gazette classification：公開公報   Application number：特願平10-097079   Applicant：株式会社日立製作所
Cited by examiner (7)
  • 半導体集積回路装置
    Gazette classification：公開公報   Application number：特願平8-344723   Applicant：日本電気アイシーマイコンシステム株式会社
  • アドレス遷移検出回路
    Gazette classification：公開公報   Application number：特願平6-269888   Applicant：現代電子産業株式会社
  • 半導体記憶装置
    Gazette classification：公開公報   Application number：特願平9-342642   Applicant：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
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