Pat
J-GLOBAL ID：200903000410452397
PLL回路およびその周波数引込方法
Inventor：
Applicant, Patent owner：
Agent (1)：
谷 義一
Gazette classification：公開公報
Application number (International application number)：1994242895
Publication number (International publication number)：1996107351
Application date： Oct. 06, 1994
Publication date： Apr. 23, 1996
Summary：
【要約】【目的】 リングオシレータの段数が変化することによって生ずるゲインの急激な変化をおさえることで、ジッターによる特性劣化を解決し、広いロックレンジを達成し、かつ周波数引き込みを高速化すること。【構成】 このPLL回路は、リングオシレータ15の入力を所定値に設定する入力設定手段13と、リングオシレータ15を最大段数に設定すると共にその入力に入力設定手段13からの設定信号に切り換える初期リセット手段と、所定期間毎の位相比較器11のダウンパルスをカウントし、そのカウント値が予め設定された値に達しないときにはその都度リングオシレータ15の段数を1段減少させ、そのカウント値が予め設定された値に達したときにはリングオシレータ15を段数ロックすると共にその入力をループフィルタからの信号に切り換える周波数調整回路18とを備えている。
Claim (excerpt)：
位相比較器、ループフィルタおよび段数可変のリングオシレータを有するPLL回路において、前記リングオシレータの入力を所定値に設定する入力設定手段と、前記リングオシレータを最大段数に設定すると共にその入力に前記入力設定手段からの設定信号に切り換える初期リセット手段と、所定期間毎の前記位相比較器のダウンパルスをカウントし、そのカウント値が予め設定された値に達しないときにはその都度前記リングオシレータの段数を1段減少させ、そのカウント値が予め設定された値に達したときには前記リングオシレータを段数ロックすると共にその入力をループフィルタからの信号に切り換える周波数引込手段とを備えていることを特徴とするPLL回路。
IPC (4)：
H03L 7/10
, H03K 3/03
, H03K 3/354
, H03L 7/099
H03L 7/10 Z
, H03L 7/08 F
