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J-GLOBAL ID：200903000424009844

コンピュータシステム及びキャッシュ制御手段におけるキャッシュ制御方法

Inventor： 山浦 慎一
Applicant, Patent owner： 株式会社リコー
Agent (1)： 青山 葆 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992316841
Publication number (International publication number)：1994161891
Application date： Nov. 26, 1992
Publication date： Jun. 10, 1994
Summary：

【要約】【目的】 有効にDMA動作を行わせ、連続したDMA動作においてCPUの処理停止状態を防止しCPUの処理速度の向上を図る。【構成】 CPU1とキャッシュコントローラ4とを接続するデータバス10のバス幅より、キャッシュコントローラとメインメモリ2とを接続するデータバス17のバス幅を大きくし、メインメモリはキャッシュコントローラから供給される一つのアドレスに対して複数のデータを読み出し、キャッシュメモリ3はこれを記憶する。又、偶数アドレスアクセスの次にCPUが奇数アドレスを送出したときにはDMA動作を行わせる信号をキャッシュコントローラはDMAコントローラ5へ送出し、キャッシュミスヒットのときにDMA動作実行中であるときにはDMA動作を一度中断させる信号をキャッシュコントローラはDMAコントローラへ送出する。

Claim (excerpt)：

中央演算処理装置と、第1バスを介して上記中央演算処理装置に接続されるキャッシュ制御手段と、第2バスを介して上記キャッシュ制御手段に接続される主記憶手段と、第3バスを介して上記キャッシュ制御手段に接続されるキャッシュ記憶手段と、上記キャッシュ制御手段、上記主記憶手段及び周辺回路を相互に接続する上記第2バスに接続されるダイレクトメモリアクセス制御手段とを備え、ダイレクトメモリアクセス動作及びキャッシュ記憶動作を行なうことが可能なコンピュータシステムであって、上記第1バスは第1アドレスバス、第1データバス、第1コントロールバスからなり、上記第2バスは第2アドレスバスと、第2コントロールバスと、上記第1データバスにおける伝送データの第1ビット数に対し2以上の正の整数倍数の第2ビット数のデータを伝送する第2データバスとからなり、上記第3バスは第3アドレスバスと、第3コントロールバスと、上記第2データバスと同一の上記第2ビット数のデータを伝送する第3データバスとからなり、上記主記憶手段は、上記キャッシュ制御手段から上記第2アドレスバスを介して供給される一つの偶数アドレスに対して、上記偶数アドレス及び上記偶数アドレスから連続するアドレスにて指定されるデータのビット数を含む上記第2ビット数のデータを読み出し、上記キャッシュ記憶手段は、上記一つの偶数アドレスに対して上記主記憶手段から読み出された上記第2ビット数のデータを記憶し、上記キャッシュ制御手段は、上記中央演算処理装置から供給される偶数アドレスがキャッシュミスヒットの場合、上記キャッシュ記憶手段に上記主記憶手段から読み出された上記第2ビット数のデータを記憶させるとともに、上記中央演算処理装置へ上記偶数アドレスにて読み出されたデータのみを送出し、上記中央演算処理装置から供給される偶数又は奇数アドレスがキャッシュヒットの場合、上記キャッシュ記憶手段に記憶されているデータを上記中央演算処理装置へ送出する、ことを特徴とするコンピュータシステム。

IPC (2)：

G06F 12/08 ,  G06F 13/28 310