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J-GLOBAL ID:200903000476626531

サブマウント及びこれを用いた半導体装置

Inventor:
Applicant, Patent owner:
Agent (1): ▲角▼谷 浩
Gazette classification:公開公報
Application number (International application number):2007041630
Publication number (International publication number):2008205326
Application date: Feb. 22, 2007
Publication date: Sep. 04, 2008
Summary:
【課題】半導体素子の接合不具合を抑制することによって、素子特性の低下を抑制することが可能なサブマウントを提供する。【解決手段】このサブマウント10は、サブマウント基板11と、サブマウント基板11の上面上に形成され、半導体レーザ素子20を接合するための半田層14と、半田層14よりも小さい平面積を有するとともに、サブマウント基板11と半田層14との間に形成されたスペーサ層15とを備えている。このスペーサ層15は、Ni(ニッケル)から構成されているとともに、半田層14は、共晶系はんだ材であるAuSnから構成されている。また、半田層14の上面の所定領域には、スペーサ層15によって、段差部14aが形成されている。【選択図】図11
Claim (excerpt):
サブマウント基板と、 前記サブマウント基板の主表面上に形成され、半導体素子を接合するための接合層とを備え、 溶融前の前記接合層には、段差部が形成されていることを特徴とする、サブマウント。
IPC (2):
H01S 5/022 ,  H01L 21/52
FI (2):
H01S5/022 ,  H01L21/52 E
F-Term (14):
5F047AA19 ,  5F047BA41 ,  5F047BC02 ,  5F047BC03 ,  5F047BC13 ,  5F047BC14 ,  5F173MA05 ,  5F173MC13 ,  5F173MC25 ,  5F173MD05 ,  5F173MD09 ,  5F173MD12 ,  5F173MD18 ,  5F173MD84
Patent cited by the Patent:
Cited by applicant (1) Cited by examiner (5)
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