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J-GLOBAL ID：200903000498144182

配線形成法

Inventor：
田原 傑

About 田原 傑

, 
中谷 宏

About 中谷 宏


Applicant, Patent owner：
ヤマハ株式会社

About ヤマハ株式会社


Agent (1)： 伊沢 敏昭
Gazette classification：公開公報
Application number (International application number)：2001311167
Publication number (International publication number)：2002124518
Application date： Jul. 01, 1998
Publication date： Apr. 26, 2002
Summary：
【要約】【課題】 配線パターニングの寸法精度を向上させる。【解決手段】 半導体基板10の表面を覆う絶縁膜12の上にWSi2等の配線材層14を形成した後、層14の上にTiNからなる第1の反射防止膜及びアクリル酸樹脂等の有機系材料からなる第2の反射防止膜18を順次に形成し、更に膜18の上にレジスト層20a〜20cを形成する。層20a〜20cをマスクとして膜18をドライエッチングした後、層20a〜20c及び膜18の残存部をマスクとして膜16をドライエッチングし、更に層20a〜20c及び膜16,18の残存部をマスクとして層14をドライエッチングする。層20a〜20c及び膜18の残存部を除去し、層14,膜16の残存部を含む積層を配線層として残す。膜16のエッチング後、層20a〜20c及び膜18の残存部を除去し、膜16の残存部をマスクとして層14をエッチングしてもよい。
Claim (excerpt)：
基板の一方の主面を覆う絶縁膜の上に配線材層を形成する工程と、前記配線材層の上にTiNからなる第1の反射防止膜を形成する工程と、前記第1の反射防止膜に重ねて有機系材料からなる第2の反射防止膜を形成する工程と、前記第1及び第2の反射防止膜を含む積層膜の上にホトリソグラフィ処理により所望の配線パターンに従ってレジスト層を形成する工程と、前記レジスト層をマスクとする異方性のドライエッチング処理により前記第2の反射防止膜を選択的に除去して前記第2の反射防止膜を前記レジスト層のパターンに対応して残存させる工程と、前記レジスト層及び前記第2の反射防止膜の残存部をマスクとする異方性のドライエッチング処理により前記第1の反射防止膜を選択的に除去して前記第1の反射防止膜を前記レジスト層のパターンに対応して残存させる工程と、前記レジスト層と前記第2の反射防止膜の残存部と前記第1の反射防止膜の残存部とをマスクとする異方性のドライエッチング処理により前記配線材層を選択的に除去して前記配線材層の一部を前記レジスト層のパターンに対応して残存させる工程と、少なくとも前記レジスト層及び前記第2の反射防止膜の残存部を除去して少なくとも前記配線材層の残存部を配線層として残存させる工程とを含む配線形成法。
IPC (2)：
H01L 21/3213 ,  H01L 21/3065
FI (2)：
H01L 21/88 D ,  H01L 21/302 J
F-Term (28)：
5F004AA04 ,  5F004BA14 ,  5F004BB13 ,  5F004BB25 ,  5F004BC04 ,  5F004CA02 ,  5F004CA03 ,  5F004CA04 ,  5F004DA04 ,  5F004DA26 ,  5F004DB00 ,  5F004DB02 ,  5F004DB17 ,  5F004DB26 ,  5F004EA22 ,  5F004EA28 ,  5F033HH04 ,  5F033HH28 ,  5F033HH33 ,  5F033MM07 ,  5F033MM08 ,  5F033QQ03 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ12 ,  5F033QQ16 ,  5F033QQ27 ,  5F033QQ30
Patent cited by the Patent：
Cited by examiner (6)
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