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J-GLOBAL ID：200903000565888450

半導体装置の製造方法

Inventor： 大串 博史
Applicant, Patent owner： 山形日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997016781
Publication number (International publication number)：1998214888
Application date： Jan. 30, 1997
Publication date： Aug. 11, 1998
Summary：

【要約】【課題】トレンチアイソレーションによるMOSトランジスタのしきい電圧の不均一化を防止する。【解決手段】素子分離用の溝を形成し、酸化シリコン膜6を形成し、窒素イオン注入層を形成し、短時間熱処理によりアニールして不純物拡散防止層(15a)を形成する。チャネルドープ層9Aのボロンが酸化シリコン膜6,7に拡散するのを防止し、しきい電圧の不均一化を防止できる。

Claim (excerpt)：

シリコン半導体基板の表面部に溝を形成した後酸化シリコン膜で埋めて素子分離構造体を形成する工程と、前記素子分離構造体で区画された前記シリコン半導体基板の表面部に不純物を導入する工程とを有する半導体装置の製造方法において、前記溝を形成した後その側壁部に前記不純物の拡散を防止する作用のあるイオンを注入しアニールを行なって不純物拡散防止層を形成する工程を有することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/76 ,  H01L 29/78

FI (2)：

H01L 21/76 N ,  H01L 29/78 301 R

Patent cited by the Patent：

Cited by examiner (4)

• 特開平2-237158
  
• 特開平2-015650
  
• 特開昭61-252645
  
• 特開平2-105410