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J-GLOBAL ID：200903000726372565

アナログ・ディジタル混載回路のシミュレータ及びシミュレーションの制御方法

Inventor： 熊谷 淳子
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991338870
Publication number (International publication number)：1993174095
Application date： Dec. 20, 1991
Publication date： Jul. 13, 1993
Summary：

【要約】【目的】アナログ・ディジタル混載回路のシミュレータに関し、正確なシミュレーションを目的とする。【構成】アナログ回路部の積分解析を各積分ステップサイズに応じた積分時刻毎に行なう回路シミュレーション部と、積分解析とほぼ並行してディジタル回路部の解析を一定のタイム・スロット単位で行なう論理シミュレーション部と、双方のシミュレーション部の解析において発生する信号入射の発生予測及び予定された次回の積分時刻に従い双方のシミュレーション部の解析の順序及びタイムスケジュールを制御する同期制御部とを備えるアナログ・ディジタル混載回路のシミュレータにおいて、回路シミュレーション部が、予定された次回の積分時刻を出力する際に、その次回の積分時刻における積分が収束するか否かを予め判定する収束判定手段を備えるように構成する。

Claim (excerpt)：

アナログ回路部及びディジタル回路部が混載されたアナログ・ディジタル混載回路のためのシミュレータであって、前記アナログ回路部の積分解析を各積分ステップサイズに応じた積分時刻毎に行ない、最終の積分時刻及び該最終の積分時刻における積分結果に少くとも基づいて次回の積分時刻を予定する回路シミュレーション部(11)と、前記積分解析とほぼ並行して、前記ディジタル回路部の解析を一定のタイム・スロット単位で行なう論理シミュレーション部(12)と、前記双方のシミュレーション部(11、12)の一方の解析において発生する該一方から他方への信号入射の発生予測及び前記回路シミュレーション部から入力される前記予定された次回の積分時刻に少なくとも従い、前記双方のシミュレーション部(11、12)の解析の順序及びタイムスケジュールを制御する同期制御部(13)とを備えるアナログ・ディジタル混載回路のシミュレータにおいて、前記回路シミュレーション部(11)が、前記予定された次回の積分時刻を出力する際に、該予定された次回の積分時刻における積分が収束するか否かを予め判定する収束判定手段(11B)を備えることを特徴とするアナログ・ディジタル混載回路のシミュレータ。

IPC (4)：

G06F 15/60 360 ,  G01R 31/28 ,  G06G 7/48 ,  G06J 3/00