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J-GLOBAL ID：200903000973231532
半導体記憶装置
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993096359
Publication number (International publication number)：1994309876
Application date： Apr. 23, 1993
Publication date： Nov. 04, 1994
Summary：
【要約】【目的】入出力レジスタ(ラッチ)回路内蔵の同期式メモリ回路の消費電流、面積の削減をスキューおよびアクセスの特性悪化無しで実現する。【構成】入力にCMOSレジスタ回路、出力にECLレジスタ回路を用い、ECLレベルの低振幅方式にてクロック信号を分配し、出力には、直接、入力にはレベル変換後入力する。さらに、クロック信号を差動にし、レベル変換直前にてECLバッファで受ける。このレベル変換回路は複数個の入力レジスタグループに1個でよい。【効果】従来の全ECLレジスタ回路に比べ、消費電流が1/2〜1/3に、面積が約1/2に改善され、内部スキューおよびクロックアクセス時間にはほとんど劣化が無い。
Claim 1：
1個もしくは複数個の半導体メモリ集積回路素子と、これらの素子のそれぞれの入力端子に入力する信号レベルを変換して前記半導体メモリ集積回路素子へ供給するレベル変換回路の後にCMOS論理レベルを用いたラッチ回路を挿入し、前記半導体メモリ集積回路素子の出力信号のレベルを変換して出力端子に出力するレベル変換回路の前にECL論理レベルを用いたラッチ回路を挿入し、それぞれのラッチ回路をCMOSおよびECL論理レベルのクロック信号にて制御する回路を有することを特徴とする半導体記憶装置。
Patent cited by the Patent：
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