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J-GLOBAL ID：200903000986671728
高耐圧MIS電界効果トランジスタおよび半導体集積回路
Inventor：
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Applicant, Patent owner：
Agent (1)：
山田 稔
Gazette classification：公開公報
Application number (International application number)：1992309920
Publication number (International publication number)：1994120510
Application date： Nov. 19, 1992
Publication date： Apr. 28, 1994
Summary：
【要約】【目的】 制御回路を構成する低耐圧のCMOS等の論理素子と同一の基板に搭載可能で、高耐圧、高電流出力である高耐圧MIS電界効果トランジスタを実現し、信頼性が高く、かつ低製造コストのインテリジェントパワー半導体等の半導体集積回路装置を提供する。【構成】 高耐圧MOSFETを横に広がったウェル層2の一方に形成された縦型のMOS部25と、他方に形成されたドレイン部26とで構成し、ウェル層2の表面に第2ベース層4を形成する。これにより、オフ時には、MOS部25および第2ベース層4直下に広がる空乏層がJFET効果をもたらし高耐圧が実現でき、オン時には、第2ベース層4によりホットキャリアの発生が抑制されるので高信頼性を実現できる。
Claim (excerpt)：
第1導電型の半導体基板上に形成された第2導電型のウェル領域と、このウェル領域の一端に形成された1対の第1導電型の第1ベース層、この第1ベース層内に形成された第2導電型のソース層、およびこの1対のソース層に亘って絶縁ゲート膜を介して設置されたゲート電極を具備するMIS部と、前記ウェル領域の他端に形成された第2導電型のドレイン層を具備するドレイン部とを有する高耐圧MIS電界効果トランジスタであって、前記MIS部とドレイン部とに亘って前記ウェル領域の表面に第1導電型の第2ベース層を介してフィールド酸化膜が形成されていることを特徴とする高耐圧MIS電界効果トランジスタ。
Patent cited by the Patent：
Cited by examiner (7)
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