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J-GLOBAL ID：200903000994799652

並列計算機

Inventor： 垂井 俊明 ,  樋口 達雄 ,  北井 克佳
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 薄田 利幸
Gazette classification：公開公報
Application number (International application number)：1995172018
Publication number (International publication number)：1997022397
Application date： Jul. 07, 1995
Publication date： Jan. 21, 1997
Summary：

【要約】【目的】共有主記憶を有する並列計算機において、異なるプロセッサエレメント(PE)間での、主記憶を介したイベントの伝達を高速化する。【構成】各PEにイベント待合せ回路170を設け、他のPEからローカル主記憶111にデータが書き込まれたときに、その書き込み位置が、フラグ書き込み領域群に属するか否か、さらに書き込まれたデータが負であるかを負判定回路175により判定し、これらの判定が成功したときに、ポーリンングラッチ112をセットし、キュー177、178に、アクセスアドレス、アクセスPE#を書き込み、割り込みイネーブルラッチ113がセットされているときにはCPUに割り込む。CPUは周期的にポーリンングラッチ112をチェックしてからフラグ領域をポーリンングするか、割り込みが発生したときには、直ちにポーリンングを開始する。

Claim (excerpt)：

複数のプロセッシングユニットと、該複数のプロセッシングユニットにより共有された主記憶であって、各プロセッシングユニットから発行された書き込み要求あるいは読み出し要求に応答するものと、いずれかのプロセッシングユニットから発行された書き込み要求に応答して、その書き込み要求が指定する、該主記憶内の記憶位置が、いずれかのプロセッシングユニットに予め割り当てられた、イベントの発生を通知するためのフラグを書き込むべき複数のフラグ領域の一つであるか否かを判定する回路と、各プロセッシングユニットに対応して設けられ、そのプロセッシングユニットが繰返しアクセスするポーリンングレジスタと、該判定回路が、該書き込み要求で指定された記憶位置が、いずれか一つのプロセッシングユニットに予め割り当てられた複数のフラグ領域の一つであると判定したときに、上記一つのプロセッシングユニットに対して設けられたポーリンングレジスタにイベントの発生を通知する情報を書き込む回路とを有する並列計算機。