Pat
J-GLOBAL ID：200903001029568393
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (3)：
森 哲也
, 内藤 嘉昭
, 崔 秀▲てつ▼
Gazette classification：公開公報
Application number (International application number)：2003081220
Publication number (International publication number)：2004289001
Application date： Mar. 24, 2003
Publication date： Oct. 14, 2004
Summary：
【課題】絶縁層上の半導体層に形成されるトランジスタの閾値電圧のばらつきを容易に抑制できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板8、埋め込み酸化膜9及びトップシリコン層11a〜11cを積層して成るSOI基板10にMOSトランジスタを形成する方法であって、このMOSトランジスタのゲート電極部を形成する前に、当該MOSトランジスタのソース拡散層又はドレイン拡散層と反対導電型の不純物を素子形成領域のトップシリコン層11a〜11cにイオン注入する工程を含み、この不純物をイオン注入する工程では、トップシリコン層11a〜11cの表面付近から下側部位にかけて不純物の導入量が少なくなるように当該不純物のイオン注入条件を調整する。【選択図】 図3
Claim (excerpt)：
半導体基板、絶縁層及び半導体層を積層して成る積層基板にトランジスタを形成する方法であって、
前記トランジスタのゲート電極部を形成する前に、当該トランジスタのソース拡散層又はドレイン拡散層と反対導電型の不純物を素子形成領域の前記半導体層に導入する工程を含み、
前記不純物を導入する工程では、
前記半導体層の上側部位から下側部位にかけて前記不純物の導入量が少なくなるように当該不純物の導入条件を調整することを特徴とする半導体装置の製造方法。
IPC (1)：
FI (2)：
H01L29/78 618F
, H01L29/78 618D
5F110AA08
, 5F110AA30
, 5F110DD05
, 5F110DD13
, 5F110GG02
, 5F110GG12
, 5F110GG25
, 5F110GG32
, 5F110GG37
, 5F110GG52
Cited by examiner (2)
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電界効果トランジスタ及びその製造方法
Gazette classification：公開公報
Application number：特願平11-160423
Applicant：日本電気株式会社
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ドーピング方法および半導体装置の作製方法
Gazette classification：公開公報
Application number：特願平8-035344
Applicant：株式会社半導体エネルギー研究所
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