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J-GLOBAL ID:200903001075222116
薄膜トランジスタおよびその製造方法
Inventor:
Applicant, Patent owner:
Agent (3):
樺澤 襄
, 樺澤 聡
, 山田 哲也
Gazette classification:公開公報
Application number (International application number):2007185507
Publication number (International publication number):2009026796
Application date: Jul. 17, 2007
Publication date: Feb. 05, 2009
Summary:
【課題】半導体層の端面近傍とゲート電極との間での電気的リークを確実に抑制した薄膜トランジスタを提供する。【解決手段】半導体層31を覆う絶縁膜上に、半導体層31の外形よりも小さい外形にて島状にゲート電極33を形成する。ゲート電極33を層間膜で覆う。層間膜上に、ゲート電極33と外部のゲート線22とを電気的に接続するゲート連絡線37を形成する。半導体層31の端面とゲート電極33との間の絶縁膜による絶縁性を確保でき、半導体層31とゲート電極33の端面近傍との間での電気的リークを確実に抑制できる。【選択図】図1
Claim (excerpt):
チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、
この半導体層を覆って形成された絶縁膜と、
この絶縁膜上にて前記半導体層と対応する位置に、この半導体層の外形よりも小さい外形にて島状に形成されたゲート電極と、
このゲート電極を覆って設けられた層間膜と、
この層間膜上に形成され、前記ゲート電極と外部のゲート線とを電気的に接続するゲート連絡線と
を具備していることを特徴とした薄膜トランジスタ。
IPC (4):
H01L 29/786
, H01L 29/423
, H01L 29/49
, H01L 29/417
FI (3):
H01L29/78 617J
, H01L29/58 G
, H01L29/50 M
F-Term (40):
4M104AA01
, 4M104AA08
, 4M104AA09
, 4M104BB16
, 4M104CC01
, 4M104CC05
, 4M104DD37
, 4M104DD65
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104GG20
, 5F110AA06
, 5F110BB01
, 5F110CC02
, 5F110DD13
, 5F110DD14
, 5F110EE06
, 5F110EE25
, 5F110EE38
, 5F110EE44
, 5F110FF02
, 5F110FF30
, 5F110FF31
, 5F110GG02
, 5F110GG13
, 5F110GG43
, 5F110GG45
, 5F110HJ01
, 5F110HJ12
, 5F110HJ23
, 5F110HL06
, 5F110HL23
, 5F110HM15
, 5F110NN02
, 5F110NN23
, 5F110NN35
, 5F110NN72
, 5F110PP03
, 5F110QQ04
Patent cited by the Patent:
Cited by applicant (1)
-
アレイ基板および平面表示装置
Gazette classification:公開公報
Application number:特願2003-367276
Applicant:東芝松下ディスプレイテクノロジー株式会社
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