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J-GLOBAL ID:200903001169096440

DRAMセルの製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 合田 潔 (外2名)
Gazette classification:公開公報
Application number (International application number):1994231304
Publication number (International publication number):1995202026
Application date: Sep. 27, 1994
Publication date: Aug. 04, 1995
Summary:
【要約】【目的】 本発明は、自己整合型埋込みストラップ・トレンチ・キャパシタDRAMセルの製造方法に関する。【構成】 浅いトレンチ分離部70を有する深いトレンチ型DRAMセルは、浅いトレンチ70を定義する前に少なくとも深いトレンチ52、56の上にストラップ材58を設け、浅いトレンチ分離マスクを使用して深いトレンチを部分的に覆うことにより、浅いトレンチ70のエッチング処理中に同時にストラップ59を形成することができる。したがって、個別のマスクを用いずに、埋込みポリシリコン・ストラップを有するトレンチ型DRAMセルを形成できる。
Claim (excerpt):
基板内のトレンチ・キャパシタと、それに接続されるアクセス・トランジスタとを有するDRAMセルを製造する方法において、基板を用意するステップと、前記基板の活性領域に隣接する前記基板内に、トレンチ電極とカラー絶縁体とを有するトレンチ・キャパシタを形成するステップと、前記トレンチ電極を埋込みストラップの深さまで窪ませるステップと、前記カラー絶縁体を前記埋込みストラップの深さまで除去するステップと、前記トレンチ電極の上にストラップ材からなる層を設け、前記ストラップ材が前記活性領域において前記基板の一部と接触するようにするステップと、前記活性領域を定めるトレンチ分離域内に、前記埋込みストラップの深さより大きいトレンチ深さを有し且つ前記トレンチ・キャパシタと部分的に重なる浅いトレンチをエッチングし、前記トレンチ分離域内にある前記ストラップ材層の一部を除去して、前記トレンチ電極と前記活性領域に接触する、前記ストラップ材で形成されたストラップを残すようにするステップと、前記ストラップに電気的に接触するように通電電極が伸びているトランジスタを前記活性領域内に形成し、前記トレンチ・キャパシタ、ストラップ、およびトランジスタが共同して前記DRAMセルを形成するようにするステップとを含む方法。
IPC (3):
H01L 21/8242 ,  H01L 27/108 ,  H01L 21/76
FI (2):
H01L 27/10 325 D ,  H01L 21/76 L
Patent cited by the Patent:
Cited by examiner (3)

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