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J-GLOBAL ID:200903001169352978

半導体素子の薄膜トランジスタ製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 中川 周吉 (外1名)
Gazette classification:公開公報
Application number (International application number):2001372346
Publication number (International publication number):2003017708
Application date: Dec. 06, 2001
Publication date: Jan. 17, 2003
Summary:
【要約】【課題】 負荷トランジスタの均一性及び信頼性を向上させることが可能な半導体素子の薄膜トランジスタ製造方法を提供すること。【解決手段】 半導体基板にアクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、前記層間絶縁膜上に所定のパターンでゲートを形成した後、全体上部にゲート酸化膜を形成する段階と、ゲート酸化膜及び層間絶縁膜の所定の領域をエッチングして駆動トランジスタのドレインを露出させる段階と、全体上部に非晶質シリコン薄膜を形成する段階と、アニーリング工程で非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、ゲート上部の単結晶シリコン薄膜を除いた所定の領域に不純物を注入してソース/ドレインを形成する段階とからなる。
Claim 1:
半導体基板にアクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、前記層間絶縁膜上に所定のパターンでゲートを形成した後、全体上部にゲート酸化膜を形成する段階と、前記ゲート酸化膜及び層間絶縁膜の所定の領域をエッチングして前記駆動トランジスタのドレインを露出させる段階と、全体上部に非晶質シリコン薄膜を形成する段階と、アニーリング工程で前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、前記ゲート上部の前記単結晶シリコン薄膜を除いた所定の領域に不純物を注入してソース/ドレインを形成する段階とからなることを特徴とする半導体素子の薄膜トランジスタ製造方法。
IPC (5):
H01L 29/786 ,  H01L 21/20 ,  H01L 21/336 ,  H01L 21/8244 ,  H01L 27/11
FI (4):
H01L 21/20 ,  H01L 29/78 613 B ,  H01L 29/78 627 G ,  H01L 27/10 381
F-Term (37):
5F052AA02 ,  5F052AA11 ,  5F052AA12 ,  5F052AA17 ,  5F052DA02 ,  5F052GA01 ,  5F052GB03 ,  5F052GB04 ,  5F052GB06 ,  5F052JA01 ,  5F083BS13 ,  5F083BS32 ,  5F083HA02 ,  5F083MA06 ,  5F083MA15 ,  5F083PR33 ,  5F083PR40 ,  5F110AA04 ,  5F110BB07 ,  5F110CC02 ,  5F110CC08 ,  5F110DD05 ,  5F110DD11 ,  5F110EE28 ,  5F110EE30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG60 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HM17 ,  5F110PP01 ,  5F110PP03 ,  5F110PP10 ,  5F110PP36 ,  5F110QQ11 ,  5F110QQ19
Patent cited by the Patent:
Cited by applicant (2) Cited by examiner (2)

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