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J-GLOBAL ID：200903001203126362

接合ゲート型電界効果トランジスタ及びその製造方法

Inventor： 中村 光宏 ,  舍川 進
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1997105846
Publication number (International publication number)：1998303217
Application date： Apr. 23, 1997
Publication date： Nov. 13, 1998
Summary：

【要約】【課題】JFETのドレイン耐圧の均一性、高周波特性を向上させる。【解決手段】基板表面の突状部1aと、突状部1a内の第1導電型のゲート不純物領域4と、突状部上1a上のゲート電極5と、ゲート不純物領域4の下面に接し突状部1a周囲の基板表面に延在する第2導電型のチャネル形成不純物領域2と、突状部1aの一方方向両側にそれぞれ所定距離をおき、かつチャネル形成不純物領域2に接続されている電極取出層3a,3bとを有する。このJFETの製造方法では、ゲート不純物領域4を広く形成し、その上にゲート電極5とマクス層(不図示)との積層パターンを幅広に形成した後、ゲート電極5をサイドエッチングする。ゲート不純物領域4と同時形成された不純物領域の電気特性により終点検出しながらゲート不純物領域4周囲の不要部分をエッチオフし、幅広のマスク層をつけたままイオン注入して電極取出層3a,3bを形成する。

Claim (excerpt)：

半導体基板に形成されている突状部と、前記突状部内の第1導電型のゲート不純物領域と、前記突状部上で前記ゲート不純物領域の上面に接するゲート電極と、前記ゲート不純物領域の下面に接し、前記突状部周囲の半導体基板に延在する第2導電型のチャネル形成不純物領域と、前記突状部の一方方向両側にそれぞれ突状部と所定距離をおき、かつ前記チャネル形成不純物領域に接続されているソース部およびドレイン部とを有する接合ゲート型電界効果トランジスタ。

IPC (4)：

H01L 21/337 ,  H01L 29/808 ,  H01L 21/3065 ,  H01L 21/306

FI (3)：

H01L 29/80 C ,  H01L 21/302 E ,  H01L 21/306 U