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J-GLOBAL ID：200903001301068958

半導体装置の製造方法

Inventor： 永田 公
Applicant, Patent owner： 松下電工株式会社
Agent (1)： 佐藤 成示 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996101585
Publication number (International publication number)：1997289246
Application date： Apr. 23, 1996
Publication date： Nov. 04, 1997
Summary：

【要約】【課題】 SOI基板を用いて、製造期間が短く、かつ、コストを減少させることのできる半導体装置の製造方法を提供する。【解決手段】 SOI基板1の活性シリコン層1cの素子間分離を行うことにより複数の素子分離領域8を形成し、素子分離領域8が形成された面全面にPウェル領域形成用の不純物のイオン注入を行った後、フォトレジスト10をマスクとしてPウェル領域形成用の不純物のイオン注入を行う。次に、フォトレジスト11をマスクとして2種類の不純物のイオン注入を行った後に、フォトレジスト12をマスクとして2種類の不純物のイオン注入を行う。続いて、所望の位置にポリシリコン層7aを堆積させた後、抵抗値調整を行い、所定形状にパターニングすることによりポリシリコン抵抗7を形成する。そして、素子分離領域8及びポリシリコン抵抗7上にゲート酸化膜13を形成して、コンタクトホール15を形成し、最後に、金属配線14を形成する。

Claim (excerpt)：

支持体シリコン基板と該支持体シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された活性シリコン層とが一体的に構成されたSOI基板の前記活性シリコン層上にシリコン酸化膜及び窒化シリコン膜を形成し、前記窒化シリコン膜の所望の位置を前記シリコン酸化膜に到達するまでエッチングを行い、前記窒化シリコン膜をマスクとしてLOCOS酸化を行うことにより前記活性シリコン層から成る複数の素子分離領域を形成し、前記SOI基板の前記素子分離領域が形成された面全面にPウェル領域形成用の不純物のイオン注入を行うことによりNMOS形成用の前記素子分離領域のMOS構造における閾値を制御し、前記NMOS形成用の前記素子分離領域上にフォトレジストを塗布し、PMOS形成用の前記素子分離領域上にはフォトレジストを塗布しないようにしてNウェル領域形成用の不純物のイオン注入を行うことにより前記PMOS形成用の前記素子分離領域のMOS構造における閾値を制御した後、前記フォトレジストを除去し、所望の位置にフォトレジストを塗布して前記NMOS及びPMOSのソース及びドレイン領域形成用の不純物のイオン注入を行った後、前記フォトレジストを除去し、前記活性シリコン層上に形成された前記シリコン酸化膜をエッチングにより除去した後、前記素子分離領域上に熱酸化によりゲート酸化膜を形成して該酸化膜の所望の位置に前記素子分離領域に到達する開口部を形成し、該開口部を埋め込むように金属配線を行うことによりCMOSを形成するようにしたことを特徴とする半導体装置の製造方法。

IPC (6)：

H01L 21/762 ,  H01L 21/265 ,  H01L 27/118 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/786

FI (6)：

H01L 21/76 D ,  H01L 21/265 Z ,  H01L 21/82 M ,  H01L 27/08 321 E ,  H01L 29/78 613 A ,  H01L 29/78 621