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J-GLOBAL ID：200903001368007252
高速桁上げのためのロジック構造および回路
Inventor：
Applicant, Patent owner：
Agent (1)：
内原 晋
Gazette classification：公表公報
Application number (International application number)：1995508260
Publication number (International publication number)：1996503570
Application date： Aug. 31, 1994
Publication date： Apr. 16, 1996
Summary：
【要約】組合せ関数発生器および蓄積素子の複数ブロックを含みプログラム可能な相互配線構造で相互接続したプログラマブルロジックデバイスは、桁上げ機能発生用論理を用いる算術演算によく用いられる。多数のビットの処理を要する場合、桁上げ機能は通常大幅な遅れを生じ、高速度で結果を得るには多量の追加素子を要する。この発明は桁上げ機能を高速に最小素子数で行うための専用のハードウェアを論理ブロック内に備える。この発明は、二つのビットに加えるべき桁上げ信号を加算すべき二つのビットの等しくないときはすぐ上位のビットに伝搬できることと、それらビットの一方をそれらビットの等しいときは桁上げ信号として使えることとを利用している。各ビットについて、参照用テーブル関数発生器で桁上げ伝搬信号を発生し、桁上げ信号発生用に専用ハードウェアで用いる。
Claim (excerpt)：
論理ブロックのアレーを含むプログラマブルロジックデバイスであって、各論理ブロックの少なくとも一つの回路、すなわち 第1の入力値(Bi)を発生する手段と、 第2の入力値(Ai)を供給する入力端子と、 桁上げ入力(Ci)端子および桁上げ出力(Ci+1)端子と、 前記入力端子および前記桁上げ入力端子の一方を前記桁上げ出力端子に接続するマルチプレクサ(923)と、 前記第1の入力値が前記第2の入力値に等しいとき(Ai=Bi)だけ前記入力端子を前記桁上げ出力端子に接続するとともに、前記第1の入力値が前記第2の入力値と等しくないとき(Ai≠Bi)だけ前記桁上げ入力端子を前記桁上げ出力端子に接続するように前記マルチプレクサを動作させる伝搬信号を発生する参照用テーブル(903)とを含む一つの回路を備えるプログラマブルロジックデバイス。
IPC (2)：
Patent cited by the Patent：
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