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J-GLOBAL ID：200903001382070501

半導体メモリ装置およびその製造方法

Inventor： 中村 耕一
Applicant, Patent owner： ソニー株式会社
Gazette classification：公開公報
Application number (International application number)：1995110307
Publication number (International publication number)：1996288407
Application date： Apr. 12, 1995
Publication date： Nov. 01, 1996
Summary：

【要約】【目的】 MOSトランジスタの拡散層に対するコンタクトを正確かつ容易にとることができる半導体メモリ装置およびその製造方法を提供する。【構成】 この半導体メモリ装置は、NMOSトランジスタ13,14と、第1の平坦化絶縁膜としてのシリコン酸化膜45と、シリコン酸化膜48上に形成されたTFT15と、第2の平坦化絶縁膜としてのシリコン酸化膜57と、このシリコン酸化膜57上の積層アルミニウム配線17とを備える。シリコン酸化膜45を貫通してMOSトランジスタのソース・ドレイン領域(拡散層)に達するT型縦断面形状の多結晶シリコン層41b(コンタクトプラグ)は、金属プラグ60によって積層アルミニウム配線17に接続される。また、NMOSトランジスタ14の上部領域に形成された接地配線としての多結晶シリコン層41aは平坦性がよい。

Claim (excerpt)：

基板上に形成されたMOSトランジスタと、このMOSトランジスタを含む全面を覆うように形成された第1の層間絶縁膜と、この第1の層間絶縁膜を貫通して前記MOSトランジスタのソース・ドレイン領域としての拡散層に達するように形成されたT型縦断面形状を有する導電層と、この導電層と前記第1の層間絶縁膜とを含む全面を覆うように形成された第2の層間絶縁膜と、この第2の層間絶縁膜を貫通して、前記導電層の上面で形成されるコンタクトパッドに達するように形成された金属プラグと、この金属プラグ上に、これと電気的に接続するように形成された金属配線層とを備えたことを特徴とする半導体メモリ装置。

IPC (3)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 21/768

FI (2)：

H01L 27/10 381 ,  H01L 21/90 A